[붙임] 연구결과 개요

1.연구배경

차세대 6G 통신, AI 반도체, 고속 SerDes 및 칩렛(Chiplet) 기반 인터커넥트에서는 데이터 속도가 빨라질수록 클록(Clock)의 지터(jitter)와 스퍼(spur)가 시스템 성능과 신호 무결성을 좌우한다. 특히 출력 클록 스펙트럼에서 기준 클록과 연관되어 나타나는 참조 스퍼(reference spur)는 인접 채널 간섭을 유발하거나 수신기 감도 및 EVM/BER 성능을 저하시킬 수 있어, 저지터·저스퍼 클록 설계에서 핵심 난제로 꼽힌다. ILCM(Injection-Locked Clock Multiplier)은 기준 클록을 이용해 고주파의 출력 클록을 생성할 수 있어 고속 통신·컴퓨팅 칩에 널리 쓰이지만, 주입잠금(injection locking) 과정에서 주파수 오차나 주입 타이밍 불일치가 존재하면 참조스퍼가 커질 수 있다. 기존 연구들은 스퍼를 낮추기 위해 다양한 보정 회로를 추가하는 접근을 취해왔으나, 보정기의 복잡도가 증가할수록 면적·전력 오버헤드가 커지고, 고집적 SoC·칩렛 환경에서 적용이 어려워지는 한계가 있었다.

2.연구내용

본 연구에서는 참조스퍼의 원인들을 간단한 보정기로 동시에 억제하는 ILCM 아키텍처를 제안했다. 제안된 구조는 전압조절발진기(VCO) 주파수 정보를 서브샘플링 방식으로 추출·추적하는 SSFTL(Sub-Sampling Frequency Tracking Loop)와, 주입 신호의 타이밍을 미세 조정하는 IPTC(Injection Pulse Timing Calibrator)를 결합해 참조스퍼를 효율적으로 억제한다. 특히 SSFTL은 잠금 상태에서 남을 수 있는 주파수 오차를 줄이고, IPTC는 주입 타이밍 불일치로 인한 잔류 위상오차를 최소화함으로써 간단한 보정 회로만으로도 낮은 참조스퍼를 달성할 수 있었다.

28nm CMOS 공정으로 제작된 칩은 2.1 GHz 출력에서 참조스퍼 −81.36 dBc와 RMS 지터 280.9 fs를 달성하였다. 보정회로의 전력은 IPTC 0.4 mW, SSFTL 0.004 mW 수준으로 매우 낮아 보정 회로 오버헤드를 최소화했다. 아울러 칩 면적은 보고된 활성 면적은 0.0444 mm²로 소형화가 가능했다.

3.기대효과

본 기술은 저스퍼·저지터 클록이 동시에 요구되는 6G·위성통신용 RF·디지털 SoC, A·HPC 프로세서, 고속 SerDes 및 칩렛 인터커넥트의 클록 생성·분배 회로에 폭넓게 적용될 수 있다. 참조스퍼 저감은 시스템 레벨에서 인접 채널 간섭을 완화하고 수신 성능(EVM/BER)을 개선하는 데 기여하며, 초저지터 특성은 고속 데이터 전송에서 타이밍 여유를 늘려 안정적인 동작을 지원한다.

또한 제안한 방식은 복잡한 보정 회로를 대폭 늘리지 않고도 스퍼를 낮추는 접근이므로, 고집적 환경에서 면적·전력 제약을 완화하고 설계 유연성을 높일 수 있다. 결과적으로, 차세대 초고속 인터페이스 및 칩렛 기반 시스템에서 요구되는 고성능 클록 소스 구현에 실질적인 대안을 제공할 것으로 기대된다.

[붙임]  용어설명

1.Injection Locking (주입잠금)

외부 기준 신호가 발진기의 위상/주파수를 끌어당겨 동기화시키는 현상. 빠른 잠금과 단순 구조가 장점. PLL 대비 구조가 단순하고 잠금 속도가 빠르며 지터 억제 성능이 우수하다. 다만 동기화 과정에서 주파수 오차가 출력 스펙트럼에 참조스퍼로 나타날 수 있어, 주파수 오차를 보정하는 회로가 필수적이다.

2.ILCM (Injection-Locked Clock Multiplier, 주입잠금 클록 멀티플라이어)

기준 클록을 발진기에 ‘주입’해 빠르게 동기화시키고, 기준 주파수의 배수(고주파) 클록을 생성하는 회로. 전자 기기에는 가장 정확한 기준 박자(클록)를 만드는 ‘수정 발진기(Crystal oscillator)’라는 부품이 들어가는데, 이 부품은 매우 정밀한 대신 물리적으로 진동 속도를 높이는 데 한계(수십 MHz 수준)가 있다. 반면 최신 AI 반도체나 5G 칩은 이보다 수십 배에서 수백 배 빠른 속도(수 GHz)가 필요하다. ILCM은 느리지만 정확한 수정 발진기의 신호를 받아, 이 박자에 맞춰 속도를 수십 배(배수)로 빠르게 증폭시켜 칩이 필요로 하는 고속 클록을 만들어내는 역할을 한다.

3.PLL (Phase-Locked Loop, 위상고정루프)

기준 클록과 출력 클록의 위상을 비교해 VCO를 제어함으로써, 출력 주파수/위상을 기준에 맞추는 주파수 합성 회로이다. 다양한 주파수 생성에 널리 쓰이지만, 구성 블록이 많아 전력·면적 오버헤드가 커질 수 있다.

4.RMS Jitter (RMS 지터)

클록 에지의 시간 변동을 RMS 값으로 나타낸 지표. 값이 작을수록 타이밍 정확도가 높다.

5.VCO (Voltage-Controlled Oscillator, 전압제어발진기)

입력 제어전압에 따라 발진 주파수가 변하는 발진기. Ring VCO와 LC-VCO로 나뉘는데, 링 구조인 Ring VCO는 소형·넓은 튜닝 범위가 장점이며 고집적 SoC에 적합하다. 하지만 LC-VCO에 비해 더 안 좋은 지터 성능을 가진다.

6.SoC (System-on-Chip)

CPU, 메모리, 그래픽, 통신, 전력 관리 회로 등 다양한 기능을 하나의 칩에 집적한 시스템 반도체. 모바일 기기나 AI 반도체, 자율주행차 칩 등에 사용된다.

7.Adjacent-Channel Interference (인접 채널 간섭)

출력 스펙트럼의 참조스퍼처럼 불필요한 톤 성분이 수신 대역 근처에 존재할 때, 주변 채널 신호를 방해해 수신 성능(EVM/BER, 감도)을 떨어뜨리는 현상.

8.EVM (Error Vector Magnitude, 오류벡터크기)

이상적인 신호와 실제로 수신된 신호 사이의 벡터 오차를 크기로 나타낸 지표로, 변조 품질을 평가할 때 사용한다. 값이 작을수록 신호 품질이 좋고, 고속 통신에서 잡음·위상잡음·간섭의 영향을 종합적으로 반영한다.

9.BER (Bit Error Rate, 비트 오류율)

전송된 비트 중 수신 과정에서 잘못 판정된 비트의 비율을 의미한다. 값이 작을수록 데이터 전송이 정확하며, 지터나 간섭이 증가하면 BER이 악화될 수 있다.

10.SSFTL (Sub-Sampling Frequency Tracking Loop, 서브샘플링 주파수 추적 루프)

VCO 출력 신호를 서브샘플링 방식으로 관측해, 기준 클록 대비 주파수/위상 오차를 감지하고 이를 보정하는 추적 루프이다. 잠금 상태에서도 남을 수 있는 미세한 주파수 드리프트나 잔류 오차를 줄여, 참조스퍼가 커지는 것을 억제하는 데 도움을 준다. 비교적 낮은 오버헤드로 주파수 오차를 지속적으로 추적할 수 있어 고집적 시스템에 적합하다.

11.IPTC (Injection Pulse Timing Calibrator, 주입 신호 타이밍 보정기)

주입 펄스의 타이밍(위치)을 미세하게 조절해, 최적의 주입 시점에서 동기화가 이루어지도록 보정하는 회로이다. 주입 타이밍이 어긋날 때 발생하는 잔류 위상오차가 누적되면 출력 스펙트럼에 참조스퍼가 커질 수 있는데, IPTC는 이를 최소화해 참조스퍼를 추가로 낮추는 데 기여한다.

[붙임] 그림설명

연구그림. 개발된 클록 생성 반도체 회로의 구조(상단)와 실제 사진

기준 클록을 주입해 고주파 클록을 생성하는 ILCM 구조에, SSFTL을 적용해 잠금 상태에서도 남는 주파수·위상 오차를 지속적으로 추적·보정했다. IPTC 기술로 기준 신호의 주입 타이밍을 미세하게 조절함으로써, 참조 스퍼가 커지는 것을 억제했다. 아래 그림은 28나노미터 공정으로 제작한 클록 생성 회로 시험 칩의 다이(die) 현미경 확대 이미지이다